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ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527
Table 44. Serial Ports—Internal Clock for ADSP-BF522/ADSP-BF524/ADSP-BF526 Processors
V DDEXT
1.8V Nominal
V DDEXT
2.5 V or 3.3V Nominal
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
t SFSI
t HFSI
TFSx/RFSx Setup Before TSCLKx/RSCLKx 1
TFSx/RFSx Hold After TSCLKx/RSCLKx 1
11.0
–1.5
9.6
–1.5
ns
ns
t SDRI
Receive Data Setup Before RSCLKx
1
11.0
9.6
ns
t HDRI
Receive Data Hold After RSCLKx
1
–1.5
–1.5
ns
Switching Characteristics
t SCLKIW
t DFSI
TSCLKx/RSCLKx Width
TFSx/RFSx Delay After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 2
10.0
3.0
8.0
3.0
ns
ns
t HOFSI
TFSx/RFSx Hold After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 2 –2.0
–1.0
ns
t DDTI
t HDTI
Transmit Data Delay After TSCLKx 2
Transmit Data Hold After TSCLKx 2
–1.8
3.0
–1.5
3.0
ns
ns
1
2
Referenced to sample edge.
Referenced to drive edge.
Table 45. Serial Ports—Internal Clock for ADSP-BF523/ADSP-BF525/ADSP-BF527 Processors
V DDEXT
1.8V Nominal
V DDEXT
2.5 V or 3.3V Nominal
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
t SFSI
TFSx/RFSx Setup Before TSCLKx/RSCLKx 1
11.0
9.6
ns
t HFSI
t SDRI
TFSx/RFSx Hold After TSCLKx/RSCLKx
Receive Data Setup Before RSCLKx 1
1
–1.5
11.0
–1.5
9.6
ns
ns
t HDRI
Receive Data Hold After RSCLKx
1
–1.5
–1.5
ns
Switching Characteristics
t SCLKIW
t DFSI
TSCLKx/RSCLKx Width
TFSx/RFSx Delay After TSCLKx/RSCLKx
4.5
3.0
4.5
3.0
ns
ns
(Internally Generated TFSx/RFSx) 2
t HOFSI
TFSx/RFSx Hold After TSCLKx/RSCLKx
–1.0
–1.0
ns
(Internally Generated TFSx/RFSx) 2
t DDTI
Transmit Data Delay After TSCLKx 2
3.0
3.0
ns
t HDTI
Transmit Data Hold After TSCLKx
2
–1.8
–1.5
ns
1
2
Referenced to sample edge.
Referenced to drive edge.
Rev. D
|
Page 54 of 88 | July 2013
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